華為副董事長、輪值董事長徐直軍近日首次向外界詳細講述了華為在芯片領域突破困境的歷程。他直言，若非外部壓力，華為未必會如此堅定地深耕這一領域，“沒有美國的限制，我們或許不會走到今天這一步。”

在回應“芯片研發(fā)是否幸福”的提問時，徐直軍坦率表示：“這絕非幸福之事。”他解釋稱，華為所做的很多工作本質上是在重復他人十年前已完成的路徑，這類“補課”性質的任務鮮有人愿意承擔。但他同時強調，正是這種壓力促使華為在半導體領域實現(xiàn)了從被動跟隨到主動突破的轉變，也間接推動了國內半導體產業(yè)鏈的完善與成熟，目前相關進展已獲得行業(yè)廣泛認可。

面對先進制程受限的挑戰(zhàn)，華為選擇在芯片設計架構上另辟蹊徑，推出名為“邏輯折疊”的創(chuàng)新技術。這項技術突破了傳統(tǒng)3D堆疊的局限——后者僅是將兩顆獨立芯片簡單疊加，而邏輯折疊通過將單層平面電路“撕裂”并“折疊”為上下兩層，使兩層電路的功能深度交織、信號高度依賴，形成不可分割的整體。徐直軍比喻道：“這就像將一張紙折疊后，前后兩面的圖案必須精準對應才能構成完整畫面。”

技術紅利隨即顯現(xiàn)。通過縮短電路層間距離，寄存器之間的傳輸路徑從毫米級壓縮至微米級，原本用于補償長距離信號延遲的緩沖器數(shù)量減少超50%。這些被行業(yè)稱為“隱形功耗稅”的組件削減，直接提升了芯片性能與能效。實測數(shù)據(jù)顯示，采用該技術的CPU主頻從2.6GHz躍升至3.1GHz，NPU算力提升1.4倍，GPU性能增長30%-40%，同時功耗顯著降低。

更值得關注的是，邏輯折疊技術對制造工藝的兼容性極強。徐直軍透露，該技術既適用于28nm成熟制程，也可應用于7nm甚至未來的3nm先進工藝，甚至允許上下兩層采用不同工藝節(jié)點組合。但他同時強調，這并不意味著華為放棄對幾何縮微的追求，“國內制程工藝的每一步進步，都會與邏輯折疊技術產生協(xié)同效應，二者是相輔相成的關系。”